VHDL学习:两输入与非门

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刚学习VHDL,第一个实验:两输入与非门

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY yufei IS
PORT(
	a,b:IN STD_LOGIC;
	y:OUT STD_LOGIC
	);
END;
ARCHITECTURE behaver OF yufei IS
BEGIN 
y <= a NAND b;
END behaver;

功能仿真
在这里插入图片描述

使用的是quartusII13.0,仿真使用的是其自带的。

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