基于 Verilog 的经典数字电路设计（6）D 触发器与 Latch 锁存器

D 触发器，是时序逻辑电路是必备的一个基本单元，学好 D 触发器，是学好时序逻辑电路的前提条件，其重要性不亚于加法器，二者共同构成数字组合、时序逻辑电路的基础。　

触发器（Flip - Flop）：

即能够存储 1 位二值信号的基本电路统称为触发器，简称 DFF，多个触发器的级联便成为了能够存储多位二值信号的基本电路。
在电平触发的触发器电路中，除了置 1、置 0 输入端以外，又增加了一个触发信号输入端，只有触发信号变为有效电平后，触发器才能按照输入的置 1、置 0 信号置成相应的状态，通常将这个触发信号称为时钟信号（Clock），记做 Clk；当系统中有多个触发器需要同时动作时，就可以用同一个 Clk 信号作为同步控制信号。
电路中的输入端处没有小圆圈表示 Signal 以高电平为有效信号。（如果在 Signal 输入端画有小圆圈，则表示 Signal 以低电平作为有效信号）。

锁存器（Latch）：

是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态，而锁存，就是把信号暂存以维持某种电平状态。
锁存器的最主要作用是缓存，其次是完成高速的控制器与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个 I/O 口既能输出也能输入的问题；锁存器是利用电平控制数据的输入，它包括不带使能控制的锁存器和带使能控制的锁存器。
SR 锁存器由其置 1 或置 0 操作是由输入的置 1 或置 0 信号直接完成的，不需要触发信号的触发。

　　上代码！下面是 D 触发器的 Verilog 代码实现：

module D_FF(
    input  Clk,
    input  D,
    output reg Q
    );

   always @(posedge Clk) begin
      Q <= D;
   end

endmodule

　　D 触发器的 RTL 电路图如下所示：

　　上代码！下面是锁存器的 Verilog 代码实现：

module Latch(
    input din,
    input en,
    output reg dout
    );

    always @(din or en)
        if(en) dout <= din;

endmodule

　　锁存器的 RTL 电路图如下所示：

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